A empresa sul-coreana de semicondutores sem fabless Panmnesia está avançando na integração CXL e UAL/Ethernet.Meta implanta DRAM legado em novos servidores via CXL para expandir a capacidade de memória e aumentar a velocidade do sistema.
O Compute Express Link (CXL) é uma extensão de barramento PCIe fora do chassi, originalmente baseada no PCIe 5.0 e agora compatível com PCIe 6.0 e 7.0 padrões. O CEO da Panmnesia, Myoungsoo Jung, observou que a indústria acreditava há muito tempo que os switches ligados à CPU induziria uma latência inaceitável de acesso à memória,tornando impraticáveis os dispositivos multi-headed (MHD) escaláveis e forçando a implantação direta de MHDEle esclareceu que tais problemas de latência provêm da imaturidade inicial do CXL, em vez de limitações padrão inerentes, e vão desaparecer com a maturidade do ecossistema.Os interruptores CXL da próxima geração da empresa, alimentados por controladores, fornecem, com baixa latência e desempenho estável.
A Panmnesia apresentará seu controlador CXL de próxima geração otimizado e switch habilitado para Roteamento Baseado em Porta (PBR) na ISCA 2026.Os primeiros projetos CXL reutilizados PCIe IP com tampões de camada independentes e controle de tempo separado, causando sincronização de camadas cruzadas pesadas e latência adicional.
O novo controlador da Panmnesia adota buffers compartilhados entre camadas para eliminar a maioria das despesas gerais, com outras otimizações específicas de camada para menor latência.O PCIe tradicional e o CXL inicial dependem do Roteamento Baseado em Hierarquia (HBR) limitado a topologias de árvoreO novo switch suporta os modos PBR e HBR.
A expansão de memória CXL convencional usa MHDs diretos da CPU com escalabilidade limitada.suportando de forma estável até 64 nós conectados em testes.
A Panmnesia lançou chips de comutação de fusão PCIe 6.4-CXL 3.2 de pré-lançamento.A Panmnesia e a Meta apresentarão papéis consecutivos na sessão da indústria ISCA 2026 de 29 de junhoO artigo da Panmnesia discute um controlador CXL de baixa latência comprovado pelo silício e um interruptor PBR para tecidos centrados em memória.sua solução de implantação CXL full-stack para centros de dados de hiperescala.
Diante de uma oferta de memória limitada, custos crescentes e entregas atrasadas, a equipe da Meta Vistara propõe reutilizar DDR4 DIMMs aposentados ao lado da memória DDR5 local do servidor através de interconexões CXL padrão.Esta abordagem permite expansão de memória de custo quase zero, maior desempenho operacional e emissões de carbono mais baixas.
A adoção lenta da indústria CXL é causada pela baixa largura de banda, alta latência e sobrecarga de tempo de execução da memória CXL.Os dados de produção do Meta ′s mostram que a memória expandida CXL oferece 10 vezes menor largura de banda e 60% maior latência do que a memória localAlém disso, a maioria das soluções CXL comerciais integra DRAM com controladores e não tem suporte DDR4, bloqueando a reutilização de memória legada.
A Meta resolve esses problemas através do co-design de hardware e software. Desenvolveu o ASIC Vistara CXL personalizado otimizado para reutilização de DRAM, eficiência energética e baixa latência.uma solução aprimorada de colocação de páginas transparentes (TPP) ajusta dinamicamente as proporções de memória local/expansão e automatiza as configurações específicas da carga de trabalho, desativando a memória CXL para cargas de trabalho sensíveis à latência.
O artigo valida plenamente o valor prático do CXL e os ganhos significativos de desempenho em diversas cargas de trabalho.A solução do Meta® reduz a implantação de servidores de inferência ML desagregados em 25% e reduz a latência média do cache distribuído em 29%.
A ISCA 2026 será realizada de 27 de junho a 1o de julho em Raleigh, EUA. Os parceiros da Panmnesia podem acessar chips de comutação de fusão PCIe 6.4-CXL 3.2, sistemas piloto e PCIe 7.0-CXL 4.0 combo IP.
Nota de rodapé: CXL comuta GPUs de ponte, memória e outros dispositivos do sistema. PBR suporta topologias de rede arbitrárias flexíveis, superando a estrutura árvore rígida HBR e melhorando a flexibilidade arquitetônica.Ligação ultraaceleradora (UAL)A aliança inclui AMD, AWS, Google, Microsoft, Meta, Panmnesia e outros principais players do setor.
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Sandy Yang, Diretora Global de Estratégia
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